Phương pháp nâng đồng nhất keo bán dẫn: Tối ưu hóa toàn diện từ quy trình đến thiết bị

Keo bán dẫn là bước quan trọng trước của quá trình sản xuất cốt lõi như in thạch bản, khắc, độ đồng nhất của độ dày màng ảnh hưởng trực tiếp đến độ chính xác chuyển đồ họa chip, tính nhất quán của hiệu suất điện và tỷ lệ tốt. Nâng cao tính đồng nhất của keo cần xoay quanh "phù hợp vật liệu, hiệu chuẩn thiết bị, điều chỉnh quy trình, kiểm soát môi trường" bốn chiều cốt lõi, thông qua tối ưu hóa hệ thống để đạt được kiểm soát độ lệch độ dày màng nano, các phương pháp cụ thể như sau:

I. Đặc tính vật liệu phù hợp chính xác và tiền xử lý

- Tối ưu hóa các thông số công thức photography: theo cách dán (sơn xoắn, keo khe, keo phun) để điều chỉnh độ nhớt, sức căng bề mặt và nội dung rắn, chẳng hạn như quá trình quay cần giảm hiệu ứng loãng cắt của keo có độ nhớt cao, keo khe cần đảm bảo sự ổn định tốc độ lan truyền của keo khi tiếp xúc với wafer.

- Tăng cường tiền xử lý bề mặt wafer: Loại bỏ dư lượng chất hữu cơ bằng cách rửa plasma, sử dụng lớp phủ HMDS (hexamethyldisililamine) để nâng độ bám dính của photoxelate với wafer, đồng thời kiểm soát góc giọt nước trên bề mặt wafer trong khoảng 10-20 °, tránh "co lại" hoặc "lỗ kim" khi dán.

- Kiểm soát nhiệt độ keo và khử khí: làm nóng trước keo đến 23 ± 1 ℃ (nhiệt độ quy trình tiêu chuẩn), giảm dao động độ nhớt; 30 phút khử khí chân không trước khi dán keo, loại bỏ bong bóng siêu nhỏ trong keo, ngăn ngừa đột biến độ dày cục bộ hình thành sau khi dán keo.

II. Hiệu chuẩn và nâng cấp các thông số cốt lõi của thiết bị dán

- Tối ưu hóa thiết bị sơn quay: kiểm soát chính xác đường cong tốc độ quay (phần tăng tốc, phần đồng đều, phần giảm tốc), lỗi tốc độ quay của phần đồng đều ≤ ± 5 vòng/phút, đồng thời hiệu chỉnh độ đồng đều của lực hấp phụ chân không của cốc hút, tránh "độ dày cạnh" do cong mép wafer; Nâng cấp thiết kế vòng đẩy cạnh (EBR) để ngăn chặn sự hình thành cạnh bằng cách điều chỉnh vị trí vòi phun với dòng chảy đẩy.

- Sửa lỗi thiết bị keo khe: hiệu chỉnh độ song song của đầu keo và wafer (độ lệch ≤2μm), tối ưu hóa tốc độ keo và đồng bộ hóa lượng keo phun ra, sử dụng thuật toán "bù lưu lượng động", điều chỉnh lượng keo phun cục bộ theo phân bố chiều cao bề mặt wafer (phản hồi thời gian thực bằng cách đo khoảng cách laser); Định kỳ làm sạch vòi phun keo, tránh cho độ dày "hoa văn" do keo còn sót lại gây ra không đều.

- Nâng cấp thiết bị phụ trợ: giới thiệu mô-đun làm sạch mặt sau wafer (BWR), loại bỏ độ nghiêng wafer do ô nhiễm mặt sau; Thêm vào bộ phận phát hiện thời gian thực độ dày màng (chẳng hạn như giao thoa kế quang học), phản hồi dữ liệu độ dày ngay lập tức sau khi thực hiện dán, điều chỉnh động các thông số quá trình.

III. Điều chỉnh tinh tế quá trình công nghệ

- Tối ưu hóa các thông số công nghệ theo từng giai đoạn: trong quá trình quay, sơn trước tốc độ thấp (500-1000rpm) đảm bảo lớp phủ đồng đều của chất lỏng keo, chất lỏng quay tốc độ cao (3000-6000rpm) để kiểm soát độ dày của màng, phần giảm tốc tiếp theo để tránh chảy ngược chất lỏng keo; Dán keo khe hở thì cần phù hợp với tốc độ quét đầu dán và tốc độ di chuyển của tinh thể, tránh "đầu quá dày", "cuối thiếu keo".

- Điều khiển sự khác biệt giữa cạnh và trung tâm: Đối với độ lệch độ dày của trung tâm wafer và cạnh, áp dụng chiến lược "giảm tốc độ khu vực trung tâm", "phủ nhiều cạnh" hoặc sử dụng hiệu ứng khuếch tán nhiệt để cân bằng độ dày màng bằng cách điều chỉnh phân bố nhiệt độ của cốc hút (± 0,5 ℃) độ chính xác.

- Tối ưu hóa hợp tác quá trình bảo dưỡng: nhiệt độ sấy mềm sau khi dán được làm nóng bằng bậc thang (chẳng hạn như 60 ℃ → 90 ℃), tránh co rút bề mặt không đồng đều do chất lỏng keo bay hơi nhanh, lỗi thời gian sấy mềm được kiểm soát trong ± 10 giây để đảm bảo dung môi thoát ra đồng đều.

4- Kiểm soát chặt chẽ môi trường và điều kiện phụ trợ

- Kiểm soát môi trường phòng sạch: duy trì độ sạch của khu vực bôi keo Class 1, nhiệt độ 23 ± 0,5 ℃, độ ẩm 45 ± 5%, tránh các khuyết tật bôi keo cục bộ do các hạt bụi gây ra, đồng thời giảm ảnh hưởng của biến động nhiệt độ và độ ẩm đối với độ nhớt của keo.

- Tối ưu hóa tải và truyền tải wafer: sử dụng bút hút chân không hoặc cánh tay robot để xử lý không tiếp xúc, tránh trầy xước bề mặt wafer; Đảm bảo rằng các tấm wafer được đặt ở trung tâm của cốc hút, độ lệch tâm ≤0.2mm, ngăn ngừa độ lệch độ dày do lực ly tâm không đồng đều.

- Giám sát ổn định quá trình: thiết lập hệ thống SPC (kiểm soát quy trình thống kê), theo dõi dữ liệu độ dày màng trong thời gian thực (độ lệch 3 σ ≤ ± 2%), hiệu chuẩn định kỳ các cảm biến thiết bị (như cảm biến tốc độ quay, cảm biến lưu lượng), kiểm tra độ dày màng ở các khu vực khác nhau của wafer (trung tâm, cạnh, góc phần tư) mỗi lô, kiểm tra kịp thời các bất thường.

Thông qua tối ưu hóa phối hợp đa chiều ở trên, có thể đạt được sự gia tăng đáng kể tính đồng nhất của độ dày màng bán dẫn, đặt nền tảng cho việc chuyển giao đồ họa có độ chính xác cao của quy trình sản xuất tiếp theo, đồng thời giảm tổn thất tỷ lệ tốt trong quá trình sản xuất chip. Trong ứng dụng thực tế cần căn cứ vào nhu cầu cụ thể như kích thước tấm wafer, độ dày lớp phủ, loại keo quang, v. v., chọn phương án tối ưu hóa và lặp lại liên tục.