Disable (adj): khuyết tật (

Các kịch bản ứng dụng cốt lõi của bộ lọc kênh đôi kỹ thuật số (ví dụ: radar, hình ảnh siêu âm, truyền thông MIMO, phân tích rung động) đều yêu cầu "sự biến dạng pha/biên độ của tín hiệu hai chiều là nhất quán" (ví dụ: khuếch đại chênh lệch kênh đôi, đo lường đại lượng vật lý đảo ngược chênh lệch pha), một khi kênh không phù hợp, sẽ trực tiếp dẫn đến lỗi đo lường (ví dụ: chênh lệch pha, làm mờ hình ảnh, định vị không chính xác), đây là sự khác biệt cốt lõi giữa nó và bộ lọc kênh đơn và cũng là khó khăn lớn nhất trong thiết kế:

1. Kiểm soát lỗi phù hợp biên độ

Yêu cầu: Lỗi tăng của cả hai kênh đối với cùng một tín hiệu tần số cần được kiểm soát trong ± 0,1dB~0,5dB (cảnh có độ chính xác cao như radar cần ± 0,05dB);

Khó khăn:

Mức độ phần cứng: độ lệch tăng của hai miếng ADC, dung sai thiết bị của mặt trước mô phỏng (bộ khuếch đại, bộ lọc chống xếp chồng lên nhau) (ví dụ: điện trở, lỗi điện dung) sẽ được đưa trực tiếp vào biên độ không phù hợp, và sự thay đổi nhiệt độ sẽ làm trầm trọng thêm độ lệch (ví dụ: trôi nhiệt độ kháng gây ra trôi dạt tăng);

Mức độ thuật toán: Nếu sử dụng bộ lọc thích ứng hoặc thuật toán lọc phi tuyến tính, độ chính xác lặp lại của hai thuật toán, cập nhật tham số không đồng bộ, sẽ dẫn đến phản ứng biên độ không nhất quán dưới tín hiệu động.

2. Kiểm soát lỗi kết hợp độ trễ pha/nhóm

Yêu cầu: Sự khác biệt pha của hai kênh cần được kiểm soát trong ± 1 °~3 ° (cảnh tần số cao như trên 1GHz cần ± 0,5 °), độ lệch trễ nhóm cần nhỏ hơn 1% chu kỳ tín hiệu;

Khó khăn:

Sự khác biệt về độ trễ phần cứng: độ lệch pha của đồng hồ lấy mẫu ADC, độ dài dây PCB không nhất quán (ngay cả khi sự khác biệt là 1mm, sự khác biệt pha của tín hiệu 1GHz là khoảng 1,2 °), sự phi tuyến pha của thiết bị mô phỏng, tất cả đều dẫn đến sự không phù hợp pha cố định;

Sự khác biệt về độ trễ thuật toán: sự lựa chọn cấu trúc của bộ lọc (ví dụ: FIRvsIIR), các bậc khác nhau, hoặc sự không đồng bộ hóa thời gian hoạt động của bộ lọc hai chiều (ví dụ: sự khác biệt về chuỗi lắp ráp của bộ lọc hai chiều trong FPGA), dẫn đến độ lệch pha động;

Vấn đề pha phi tuyến tính: Bộ lọc IIR có pha phi tuyến tính tự nhiên và ngay cả khi được thiết kế theo kiểu pha tuyến tính, rất khó để đảm bảo sự trùng khớp hoàn toàn của đường cong pha giữa hai chiều, đặc biệt là ở các cạnh băng thông và các vùng chuyển tiếp bị cản trở.

3. Lỗi đồng bộ hóa thời gian (lấy mẫu đồng bộ với hoạt động)

Yêu cầu: độ lệch thời điểm lấy mẫu của tín hiệu hai chiều cần nhỏ hơn 1/10 chu kỳ lấy mẫu (tức là đồng bộ hóa chu kỳ lấy mẫu phụ);

Khó khăn:

Lấy mẫu đồng bộ: Nếu sử dụng hai mảnh ADC độc lập, sự chậm trễ phân phối tín hiệu đồng hồ, rung động sẽ dẫn đến "lấy mẫu thời điểm sai lệch" (tức là thời gian skew), ngay cả khi sai lệch 1ns, sự khác biệt pha của tín hiệu 100MHz sẽ đạt 36 °;

Đồng bộ hóa hoạt động: Trong bộ xử lý (ví dụ: DSP, FPGA), trình tự thực hiện lệnh của bộ lọc hai chiều, sự khác biệt giữa các lần truy cập bộ nhớ cache, dẫn đến sự chậm trễ không nhất quán trong hoạt động, đặc biệt là khi xử lý khối lượng dữ liệu lớn hoặc các thuật toán phức tạp (ví dụ: bộ lọc FIR bậc cao).

B5-05=giá trị thông số Kd, (cài 2)

Bộ lọc kênh đơn chỉ cần tối ưu hóa "sóng băng qua, suy giảm băng cản, chiều rộng băng chuyển tiếp", trong khi bộ lọc kênh đôi cần tìm sự cân bằng giữa "hiệu suất kênh đơn", "phù hợp kênh", "thời gian thực", "tiêu thụ tài nguyên", dễ xảy ra xung đột chỉ số:

1. Xung đột giữa hiệu suất lọc và phù hợp với kênh

Ví dụ 1: Để tăng sự suy giảm băng cản của kênh đơn, cần tăng số bậc bộ lọc (chẳng hạn như bộ lọc FIR tăng từ bậc 128 lên bậc 256), nhưng bậc càng cao, độ lệch tham số của thuật toán hai chiều (chẳng hạn như lỗi lượng tử hệ số) càng nhạy cảm với ảnh hưởng của phù hợp pha, có thể dẫn đến sự suy giảm pha tăng lên;

Ví dụ 2: Để giảm gợn sóng băng thông của kênh đơn, khi thiết kế bộ lọc FIR bằng chức năng cửa sổ, hệ số định lượng chức năng cửa sổ của bộ lọc hai kênh có độ chính xác khác nhau (chẳng hạn như lượng tử 16bitvs24bit), dẫn đến phản ứng băng thông không nhất quán, do đó giới thiệu biên độ không phù hợp.

2. Xung đột giữa thời gian thực và hiệu suất

Các kịch bản ứng dụng: chẳng hạn như xử lý tín hiệu radar, giám sát rung động thời gian thực, yêu cầu tổng độ trễ (thuật toán analog+tương tự) của bộ lọc kênh kép nhỏ hơn 1ms;

Khó khăn:

Bộ lọc FIR pha tuyến tính mặc dù các đặc tính pha là tốt, nhưng số lượng giai đoạn cao và số lượng hoạt động lớn (N giai đoạn FIR cần N phép nhân/cộng), sẽ làm tăng độ trễ hoạt động, nếu độ trễ nén áp dụng FIR giai đoạn thấp, nó sẽ gây ra sự suy giảm băng trở;

Nếu sử dụng bộ lọc IIR (hoạt động nhỏ và độ trễ thấp), bạn sẽ phải đối mặt với các vấn đề pha phi tuyến tính và độ khó của việc khớp pha kênh tăng lên đáng kể, đặc biệt là trong xử lý tín hiệu tần số rộng.

3. Xung đột giữa tiêu thụ tài nguyên và thực hiện kỹ thuật

Khó khăn:

Bộ lọc FIR pha tuyến tính bậc cao có hệ số lưu trữ và hoạt động gấp 2 lần so với kênh đơn (ví dụ: FIR bậc 256, mỗi kênh cần 256 hệ số lưu trữ, tổng cộng 512 kênh và gấp đôi số lượng hoạt động), yêu cầu cao hơn đối với tài nguyên logic của FPGA, tốc độ hoạt động của DSP;

Nếu sử dụng cân bằng kênh thích ứng (chẳng hạn như sửa đổi biên độ/pha không phù hợp với thuật toán LMS), mặc dù độ chính xác phù hợp sẽ được cải thiện, nhưng khối lượng tính toán bổ sung và độ trễ có thể vượt qua yêu cầu thời gian thực.